Altera于2008年第二季度發(fā)布 的Stratix? IV和HardCopy? IV器件系列，標(biāo)志著世界上第一款40 nm FPGA以及業(yè)界唯一無風(fēng)險(xiǎn)40 nm ASIC移植方法的誕生。Altera三年多來竭盡全力的規(guī)劃、開發(fā)以及與代工線合作伙伴——臺(tái)積電(TSMC)的合作，最終獲得成功，所交付的定制邏輯器件展示了產(chǎn)品領(lǐng)先優(yōu)勢(shì)。Altera隨后于2009年第一季度發(fā)布的Arria? II GX和Stratix IV GT FPGA系列，曾是業(yè)界最全面的收發(fā)器系列產(chǎn)品。本文將對(duì)Altera這一里程碑式的技術(shù)做一全面的回顧，幫助讀者理解40nm技術(shù)的重要意義。表1介紹了Altera開發(fā)世界上第一款40 nm FPGA的歷史。

表1.Altera開發(fā)40 nm器件的時(shí)間線

40 nm工藝節(jié)點(diǎn)意義明顯，為Altera在最高性能、最高密度、最低功耗以及性價(jià)比最高的FPGA和HardCopy ASIC上保持領(lǐng)先優(yōu)勢(shì)奠定了牢固的基礎(chǔ)。

40 nm工藝技術(shù)的意義

和以前的65 nm節(jié)點(diǎn)以及最近的45 nm節(jié)點(diǎn)相比，40 nm工藝有很大的優(yōu)勢(shì)。最顯著的一點(diǎn)是更高的集成度，半導(dǎo)體生產(chǎn)商可以在更小的物理空間中集成更多的功能。這類更高密度的實(shí)際結(jié)果在國(guó)際電子器件大會(huì)(IEDM)上有所報(bào)告，前沿的半導(dǎo)體制造商工藝技術(shù)的投入得到了這樣的結(jié)果。基準(zhǔn)測(cè)試是SRAM單元，表2顯示了上次IEDM大會(huì)SRAM上報(bào)告的最近工藝節(jié)點(diǎn)的單元大小(按照45 nm工藝單元大小遞增的順序排列)。如表格所示，

表2. 65和45 nm工業(yè)節(jié)點(diǎn)報(bào)告的最小SRAM單元(1)

注釋：

(1) 來源：真實(shí)世界技術(shù)，“IEDM 2007上的工藝技術(shù)進(jìn)步”

(2) 只顯示了報(bào)告65或者45 nm SRAM單元大小的公司/組織

(3) nr = 沒有報(bào)告

40 nm工藝的性能優(yōu)勢(shì)也很明顯。40 nm最小的晶體管柵極長(zhǎng)度比65 nm的柵極長(zhǎng)度短38.5%，比45 nm工藝柵極長(zhǎng)度短11%。40 nm更低的電阻進(jìn)一步提高了驅(qū)動(dòng)能力，從而提高了晶體管的性能。

Altera使用了應(yīng)變硅技術(shù)，性能再次得以提高。例如，Altera的器件通過覆蓋層在NMOS晶體管產(chǎn)生拉伸應(yīng)變，通過源極和漏極的嵌入硅鍺在PMOS晶體管產(chǎn)生壓縮應(yīng)變(參見圖1)。這些應(yīng)變硅技術(shù)使電子和空穴的移動(dòng)能力提高了近30%，晶體管性能增強(qiáng)了40%以上。

圖1. 40 nm應(yīng)變硅技術(shù)實(shí)現(xiàn)了性能更好的晶體管

雖然密度和性能有非常顯著的提高，但是，當(dāng)今系統(tǒng)開發(fā)人員在設(shè)計(jì)中還需要著重考慮功耗問題。40 nm節(jié)點(diǎn)在這方面也有優(yōu)勢(shì)，更小的工藝尺寸降低了導(dǎo)致動(dòng)態(tài)功耗增大的雜散電容。特別是，TSMC的40 nm工藝技術(shù)比45 nm工藝技術(shù)的動(dòng)態(tài)功耗降低了15%。

然而，工藝尺寸的減小也使得待機(jī)功耗增大，如果不采取措施，將達(dá)到不可接受的程度。為解決這些以及其他越來越多的功耗問題，Altera采取了積極的措施來降低40 nm器件的動(dòng)態(tài)和靜態(tài)功耗。

前沿的工藝和器件體系結(jié)構(gòu)相結(jié)合，滿足了關(guān)鍵的系統(tǒng)設(shè)計(jì)需求

發(fā)展到40 nm節(jié)點(diǎn)實(shí)現(xiàn)了摩爾定律的密度和性能不斷提高的優(yōu)勢(shì)。發(fā)揮這些工藝優(yōu)勢(shì)，并與器件體系結(jié)構(gòu)創(chuàng)新相結(jié)合，Altera繼續(xù)提供業(yè)界規(guī)模最大、性能最好的定制邏輯器件。相應(yīng)的，Altera? Stratix IV FPGA和HardCopy IV ASIC分別具有650K邏輯單元(LE)和13M ASIC邏輯門。在性能方面，Altera的40 nm系列器件邏輯性能高達(dá)600-MHz，收發(fā)器性能達(dá)到8.5 Gbps，同時(shí)保持了業(yè)界領(lǐng)先的LVDS I/O性能，達(dá)到了1.6 Gbps，而單端I/O性能高達(dá)1066 Mbps，所有這些指標(biāo)都沒有犧牲信號(hào)完整性。

除了高密度和高性能，Altera還致力于實(shí)現(xiàn)最低功耗。緊湊型封裝、便攜性以及功效要求推動(dòng)了目前對(duì)低功耗的需求。產(chǎn)品系統(tǒng)要求封裝越來越薄，越來越小，有嚴(yán)格的散熱、熱沉大小要求，還有其他的熱管理解決方案。此外，功率器件的運(yùn)行成本是很多應(yīng)用要首先考慮的，低功耗是很明顯的競(jìng)爭(zhēng)優(yōu)勢(shì)，或者在很多應(yīng)用中都是必須的。設(shè)計(jì)目標(biāo)的變化促使功耗成為系統(tǒng)元器件首要的選擇標(biāo)準(zhǔn)。

FPGA供應(yīng)商的器件發(fā)揮了越來越重要的電路板功能，在很多情況下要實(shí)現(xiàn)系統(tǒng)的核心功能，因此，他們?cè)诠墓芾砩厦媾R越來越大的挑戰(zhàn)。在高性能和低功耗方面達(dá)到均衡需要付出很大的努力。

在亞微米尺寸，半導(dǎo)體功耗是關(guān)鍵問題，這是因?yàn)榘l(fā)展到高級(jí)工藝時(shí)，靜態(tài)功耗會(huì)顯著增大。更小的物理距離更容易導(dǎo)致電流泄漏。漏極到源極泄漏和柵極泄漏分別與溝道長(zhǎng)度和柵極氧化層厚度成反比，隨著溝道長(zhǎng)度和氧化層厚度的減小而增大(圖2)。

圖2.晶體管泄漏電流源

源極至漏極漏電流，也稱為亞閾值漏電流，是形成漏電流的主要原因之一。這里，即使晶體管柵極關(guān)斷，電流也會(huì)從源極流向晶體管漏極。隨著晶體管尺寸的減小，很難阻止這一電流的發(fā)生，因此，尺寸更小的40 nm晶體管會(huì)有更大的源極至漏極泄漏，在所有其他參數(shù)都相同的條件下，與較大工藝尺寸晶體管相比，其泄漏幅度更大。

晶體管閾值電壓(Vt)也會(huì)影響源極至漏極漏電流的大小。晶體管Vt是源極與漏極之間溝道導(dǎo)通時(shí)的電壓。較小的高速晶體管需要較低的Vt來維持晶體管關(guān)斷和接通的速度，其控制通過柵極完成，但是，由于不能徹底關(guān)斷晶體管溝道，因此，這會(huì)增大泄漏。另一個(gè)問題是柵極氧化層厚度，與摻雜相結(jié)合，會(huì)影響Vt。較薄的柵極氧化層支持晶體管較快的接通和關(guān)斷，

但是，從柵極通過氧化層到基底也會(huì)產(chǎn)生較大的泄漏電流。工藝尺寸的減小實(shí)現(xiàn)了更短的柵極長(zhǎng)度，這些泄漏電流源會(huì)越來越大，如圖3所示。

圖3. 隨著工藝尺寸的減小，靜態(tài)功耗顯著增大

Altera主要采用五種方法來降低泄漏電流，如表3所示。這些都對(duì)性能有影響，降低了晶體管的性能。

但是，Altera做出了明智的選擇，在晶體管級(jí)實(shí)現(xiàn)了性能和低功耗的均衡，從而維持了器件總體性能不變。通過分析目標(biāo)器件體系結(jié)構(gòu)的電流通路，Altera IC設(shè)計(jì)人員確定哪里適合采用高性能晶體管，哪里適合采用低性能晶體管以降低泄漏。通過這種方式，40 nm工藝使Altera IC設(shè)計(jì)人員擁有了一個(gè)平臺(tái)，實(shí)現(xiàn)了最寬控制范圍，同時(shí)實(shí)現(xiàn)了性能目標(biāo)和最嚴(yán)格的功耗目標(biāo)。

表3. Altera降低泄漏電流所采用的技術(shù)

除了前面介紹的五種方法，Altera還采用了自己獨(dú)特的可編程功耗技術(shù)來降低靜態(tài)功耗。這一獲得專利的特性內(nèi)置在Stratix IV器件硅片中，支持Quartus? II開發(fā)軟件改變晶體管Vt，根據(jù)設(shè)計(jì)要求使性能和功耗達(dá)到均衡。圖4顯示了可編程功耗技術(shù)的高級(jí)實(shí)現(xiàn)，Quartus II軟件在時(shí)序驅(qū)動(dòng)編譯基礎(chǔ)上分析了用戶的FPGA設(shè)計(jì)，選擇邏輯陣列中的哪些晶體管應(yīng)該是高速模式，哪些應(yīng)該是低功耗模式。通過反偏電壓來修改晶體管Vt，減小時(shí)序不關(guān)鍵通路上的晶體管泄漏(提高了Vt)，從而實(shí)現(xiàn)了低功耗，但是在需要的地方維持了高性能。

圖4. 可編程功耗技術(shù)(1)通過設(shè)置晶體管的反偏電壓，在功耗和性能上達(dá)到均衡

注釋：

(1) 這是可編程功耗技術(shù)非常簡(jiǎn)單的“模型”。實(shí)際實(shí)現(xiàn)有變化，是獲得專利的。

為降低器件的動(dòng)態(tài)功耗，Altera把內(nèi)核電壓從以前系列器件所使用的1.1V降低到40 nm器件的0.9V。晶體管在開關(guān)期間的功耗與V2C (其中，C是電容)成正比，因此，降低供電電壓能夠以二次方的形式降低動(dòng)態(tài)功耗。

降低內(nèi)核電壓也會(huì)影響晶體管效能，但是，Altera還是發(fā)揮了40 nm節(jié)點(diǎn)的高性能優(yōu)勢(shì)，在器件級(jí)保持高性能不變。如前所述，與以前的節(jié)點(diǎn)相比，Altera提高了40 nm節(jié)點(diǎn)某些晶體管的驅(qū)動(dòng)能力，其IC設(shè)計(jì)人員可以均衡的考慮驅(qū)動(dòng)能力和低功耗。

此外，Altera支持降低收發(fā)器每一個(gè)發(fā)送器和接收器通道的功耗，進(jìn)一步降低了功耗。

Altera Stratix IV FPGA提供動(dòng)態(tài)片內(nèi)匹配(OCT)功能，降低了動(dòng)態(tài)功耗。采用動(dòng)態(tài)OCT，可以根據(jù)需要來接通或者關(guān)斷Altera器件的匹配電阻。在存儲(chǔ)器讀寫周期中，關(guān)斷不需要的匹配電阻，去掉它們上面的電壓，72位接口的功耗降低了1.2W。

總之，Altera在Arria II GX器件上采取的低功耗措施實(shí)現(xiàn)了功耗最低的FPGA，它具有3.75 Gbps收發(fā)器，功耗比競(jìng)爭(zhēng)器件低65%。在Stratix IV FPGA中，與65 nm Stratix III FPGA中相似的設(shè)計(jì)相比，Altera的低功耗措施將總功耗平均降低了30%(待機(jī)功耗 + 動(dòng)態(tài)功耗)。

從技術(shù)領(lǐng)先到順利生產(chǎn)

實(shí)現(xiàn)第一款40 nm FPGA意義重大，但是，Altera的目標(biāo)不限于此，繼續(xù)維持了高質(zhì)量和可靠的交付，這在以前工藝節(jié)點(diǎn)上一直如此。通過這些努力，魯棒的開發(fā)實(shí)踐，包括強(qiáng)大的測(cè)試芯片計(jì)劃，嚴(yán)格的器件檢查過程，以及在提高產(chǎn)量方面獨(dú)特的優(yōu)勢(shì)，Altera終能獲得成功。這些活動(dòng)得到了業(yè)界最強(qiáng)大代工線合作伙伴的支持和加強(qiáng)。

Altera的代工線合作伙伴TSMC占據(jù)了全球?qū)Ｓ么ぞ€50%以上的市場(chǎng)份額，年度研究和開發(fā)投入比最相近的競(jìng)爭(zhēng)廠家高出55%。這些投入實(shí)現(xiàn)了光刻和可制造性設(shè)計(jì)(DFM)的業(yè)界領(lǐng)先地位，進(jìn)一步增強(qiáng)了TSMC在高級(jí)工藝代成功交付產(chǎn)品的能力。最重要的是，在40 nm節(jié)點(diǎn)，TSMC是浸入式光刻技術(shù)的領(lǐng)先者，這一工藝結(jié)合了光刻透鏡和清澈液體，保持了很高的光線分辨率，支持實(shí)現(xiàn)更小、密度更高的封裝器件。浸入式光刻是大部分半導(dǎo)體公司開發(fā)45 nm節(jié)點(diǎn)以及更小節(jié)點(diǎn)產(chǎn)品所選擇的技術(shù)，認(rèn)為是32 nm節(jié)點(diǎn)所必須的技術(shù)。

和TSMC一起，Altera積極組織了數(shù)十個(gè)聯(lián)合工藝開發(fā)團(tuán)隊(duì)，全方位展開工藝開發(fā)，包括功耗/性能、建模、測(cè)試芯片規(guī)劃、存儲(chǔ)器、可靠性、聚乙烯熔絲、DFM、RF/模擬、ESD，以及封裝，等等。每一個(gè)團(tuán)隊(duì)在產(chǎn)品交付上保持一致，兩家公司的領(lǐng)導(dǎo)也達(dá)成一致，有始有終。