制造商零件編號 :  AD9523-1BCPZ

描述IC INTEGER-N CLCK GEN 72LFCSP

數(shù)據(jù)列表低抖動時鐘發(fā)生器，14路LVPECL/LVDS/HSTL輸出或29路LVCMOS輸出

標(biāo)準(zhǔn)包裝  1

包裝  托盤  

類別集成電路（IC）

產(chǎn)品族時鐘/計時 - 專用

系列-

其它名稱AD95231BCPZ

規(guī)格

PLL是

主要用途以太網(wǎng)，光纖通道，SONET/SDH

輸入CMOS

輸出HSTL，LVCMOS，LVDS，LVPECL

電路數(shù)1

比率 - 輸入:輸出2：14

差分 - 輸入:輸出是/是

頻率 - 最大值1GHz

電壓 - 電源1.768 V ~ 3.465 V

工作溫度-40°C ~ 85°C

安裝類型表面貼裝

封裝/外殼72-VFQFN 裸露焊盤，CSP

供應(yīng)商器件封裝72-LFCSP-VQ（10x10）

毅創(chuàng)騰電子科技有限公司是一家大型、專業(yè)的XILINX（賽靈思）、ALTERA（阿特拉）、FREESCALE（飛思卡爾）、ADI嵌入式FPGA、CPLD、微控制器等集成電路銷售與服務(wù)的授權(quán)分銷商。也是亞太地區(qū)最大規(guī)模的原裝XILINX、ALTERA、FREESCALE產(chǎn)品供應(yīng)商之一。

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低抖動時鐘發(fā)生器，14路LVPECL/LVDS/HSTL輸出或29路LVCMOS輸出特性輸出頻率：<1 MHz至1 GHz啟動頻率精度：<±100 ppm(由VCXO參考精度決定)零延遲操作輸入至輸出邊沿時序：<150 ps14路輸出：可配置為LVPECL、LVDS、HSTL和LVCMOS14個具有零抖動可調(diào)延遲的專用輸出分頻器可調(diào)延遲：63個分辨率步進(jìn)，步長等于VCO輸出分頻器的?周期輸出間偏斜：<50 ps針對奇數(shù)分頻器設(shè)置提供占空比校正上電時所有輸出自動同步絕對輸出抖動：<200 fs(122.88 MHz時)積分范圍：12 kHz至20MHz分配相位噪底：?160 dBc/Hz數(shù)字鎖定檢測非易失性EEPROM存儲配置設(shè)置SPI和I2C兼容型串行控制端口雙PLL架構(gòu) PLL1 低帶寬，支持利用外部VCXO實現(xiàn)參考輸入時鐘清零 鑒相器速率：300 kHz至75 MHz 冗余參考輸入 自動和手動參考切換模式 恢復(fù)式和非恢復(fù)式切換 保持模式支持參考丟失檢測 VCXO提供的低噪聲LVCMOS輸出可用于RF/IF頻率合成器 PLL2 鑒相器速率：最高250 MHz 集成低噪聲VCO應(yīng)用LTE和多載波GSM基站無線和寬帶基礎(chǔ)設(shè)施醫(yī)療儀器為高速ADC、DAC、DDS、DDC、DUC、MxFE提供時鐘低抖動、低相位噪聲時鐘分配SONET、10Ge、10G FC和其它10 Gbps協(xié)議的時鐘產(chǎn)生和轉(zhuǎn)換前向糾錯(G.710)高性能無線收發(fā)器自動測試設(shè)備(ATE)和高性能儀器儀表圖1AD9523-1概述AD9523提供低功耗、多路輸出時鐘分配功能，具有低抖動性能，還配有片內(nèi)集成鎖相環(huán)(PLL)和電壓控制振蕩器(VCO)。片內(nèi)VCO的調(diào)諧頻率范圍為3.6 GHz至4.0 GHz。AD9523旨在滿足長期演進(jìn)(LTE)和多載波GSM基站設(shè)計的時鐘要求。它依靠外部VCXO清除參考抖動，以滿足嚴(yán)格的低相位噪聲要求，從而獲得可接受的數(shù)據(jù)轉(zhuǎn)換器信噪比(SNR)性能。輸入接收器、振蕩器和零延遲接收器支持單端和差分兩種操作。當(dāng)連接系統(tǒng)參考時鐘恢復(fù)輸入及外部VCXO，器件產(chǎn)生1 MHz至1 GHz范圍內(nèi)的14路低噪聲輸出，以及一路來自輸入PLL(PLL1)的專用緩沖輸出。一路時鐘輸出相對于另一路時鐘輸出的頻率和相位可通過分頻器相位選擇功能改變，該功能用作無抖動的時序粗調(diào)，其調(diào)整增量相當(dāng)于VCO輸出信號的半個周期。通過串行接口可以對封裝內(nèi)EEPROM進(jìn)行編程，以便存儲用于上電和芯片復(fù)位的用戶定義寄存器設(shè)置。

技術(shù)規(guī)格條件表1參數(shù) 最小值典型值最大值 單位 測試條件/注釋 3.3 V 3.3 V ± 5% 3.3 V 3.3 V ± 5% 3.3 V 3.3 V ± 5% 1.8 V 1.8 V ± 5% 3.3 V 3.3 V ± 5% 1.8 V 1.8 V ± 5%溫度范圍，TA ?40 +25 +85 °C電源電流 22 25.2 mA 67 77.7 mA 5 6 mA 4 4.8 mA 3 3.6 mA 3 3.6 mA 15 18 mA 3.5 4.2 mA 16 17.4 mA f = 61.44 MHz 5 6.2 mA f = 245.76 MHz 17 18.9 mA f = 122.88 MHz 21 24.0 mA f = 122.88 MHz 14 16.3 mA f = 122.88 MHz 2 2.4 mA f = 15.36 MHz, 10 pF 負(fù)載AD9523除非另有說明，fVCXO = 122.88 MHz單端，REFA和REFB為差分、30.72 MHz，fVCO = 3932.16 MHz，倍頻器關(guān)閉，通道控制低功耗模式關(guān)閉，分頻器相位 =1。除非另有說明，典型值的測量條件為VDD = 3.3 V ± 5%、TA = 25°C。最小值和最大值的測量條件為表1所列的整個VDD和TA（?40°C至+85°C）范圍內(nèi)。電源電壓 VDD3_PLL1，PLL1電源電壓 VDD3_PLL2，PLL2電源電壓 VDD3_REF，時鐘輸出驅(qū)動器參考電源電壓 VDD1.8_PLL2，PLL2電源電壓 VDD3_OUT[x:y]1，時鐘輸出驅(qū)動器電源電壓 VDD1.8_OUT[x:y]1，時鐘分頻器電源電壓1 x和y是共用同一電源的差分輸出對。例如，VDD3_OUT[0:1]指時鐘輸出OUT0、OUT0(分別為引腳68和引腳67)的電源電壓和時鐘輸出OUT1、OUT1(分別為引腳65和引腳64)的電源電壓。時鐘輸出驅(qū)動器以外的電源 VDD3_PLL1，PLL1電源電壓 VDD3_PLL2，PLL2電源電壓 VDD3_REF，電源電壓時鐘輸出驅(qū)動器參考 LVPECL模式 LVDS模式 HSTL模式 CMOS模式 VDD1.8_PLL2，PLL2電源電壓 VDD1.8_OUT[x:y]1，時鐘分頻器電源電壓2如果REFB關(guān)閉，典型值降低9 mA僅開啟一個輸出驅(qū)動器；每再開啟一路輸出，電流最多增加1.2 mA僅開啟一個輸出驅(qū)動器；每再開啟一路輸出，電流最多增加1.2 mA值與開啟的輸出數(shù)無關(guān)值與開啟的輸出數(shù)無關(guān)每個分頻器的電流： f = 245.76 MHz表2參數(shù) 最小值典型值最大值 單位 測試條件/注釋時鐘輸出驅(qū)動器 LVDS模式，7 mA VDD3_OUT[x:y]1，時鐘輸出驅(qū)動器電源電壓 LVDS模式，3.5 mA VDD3_OUT[x:y]1，時鐘輸出驅(qū)動器電源電壓 LVPECL模式 VDD3_OUT[x:y]1，時鐘輸出驅(qū)動器電源電壓 HSTL模式，16 mA VDD3_OUT[x:y]1，時鐘輸出驅(qū)動器電源電壓 HSTL模式，8 mA VDD3_OUT[x:y]1，時鐘輸出驅(qū)動器電源電壓 CMOS模式（單端） VDD3_OUT[x:y]1，時鐘輸出驅(qū)動器電源電壓1 x和y是共用同一電源的差分輸出對。例如，VDD3_OUT[0:1]指時鐘輸出OUT0、OUT0(分別為引腳68和引腳67)的電源電壓和時鐘輸出OUT1、OUT1(分別為引 腳65和引腳64)的電源電壓。 2 引腳63 (VDD1.8_OUT[0:3])的電流是其它VDD1.8_OUT[x:y]對的2倍。

表18. 引腳功能描述引腳編號1 LDO_PLL1 P/O2 VDD3_PLL1 P3 REFA I4 REFA I5 REFB I6 REFB I7 LF1_EXT_CAP O8 OSC_CTRL O9 OSC_IN I10 OSC_IN I11 LF2_EXT_CAP O12 LDO_PLL2 P/O13 VDD3_PLL2 PAD9523圖2. 引腳配置引腳名稱 類型1 描述PLL1的1.8 V內(nèi)部LDO調(diào)節(jié)器去耦引腳。應(yīng)將一個0.47 μF去耦電容連接在此引腳與地之間。注意：為獲得最佳性能，應(yīng)將LDO旁路電容靠近器件放置。PLL1的3.3 V電源。使用與VCXO相同的電源。參考時鐘輸入A。此引腳與REFA一起構(gòu)成PLL參考的差分輸入。或者，也可以將此引腳設(shè)置為單端3.3 V CMOS輸入?；パa參考時鐘輸入A。此引腳與REFA一起構(gòu)成PLL參考的差分輸入。或者，也可以將此引腳設(shè)置為單端3.3V CMOS輸入。參考時鐘輸入B。此引腳與REFB一起構(gòu)成PLL參考的差分輸入?；蛘?，也可以將此引腳設(shè)置為單端3.3 V CMOS輸入?；パa參考時鐘輸入B。此引腳與REFB一起構(gòu)成PLL參考的差分輸入?；蛘?，也可以將此引腳設(shè)置為單端3.3 V CMOS輸入。PLL1外部環(huán)路濾波器電容。連接此引腳到地。振蕩器控制電壓。連接此引腳到外部振蕩器的電壓控制引腳。PLL1振蕩器輸入。此引腳與OSC_IN一起構(gòu)成PLL參考的差分輸入。或者，也可以將此引腳設(shè)置為單端3.3 V CMOS輸入?；パaPLL1振蕩器輸入。此引腳與OSC_IN一起構(gòu)成PLL參考的差分輸入。或者，也可以將此引腳設(shè)置為單端3.3 V CMOS輸入。PLL2外部環(huán)路濾波器電容連接。連接電容到此引腳和LDO_VCO引腳。PLL2 1.8 V內(nèi)部調(diào)節(jié)器的LDO去耦引腳。應(yīng)將一個0.47 μF去耦電容連接在此引腳與地之間。注意：為獲得最佳性能，應(yīng)將LDO旁路電容靠近器件放置。PLL2的3.3 V電源。Rev. A | Page 13 of 5614 LDO_VCO P/O15 PD I16 REF_SEL I17 SYNC I18 VDD3_REF P19 RESET I20 CS I21 SCLK/SCL I22 SDIO/SDA I/O23 SDO O24 REF_TEST I25 OUT13 O26 OUT13 O27 VDD3_OUT[12:13] P28 OUT12 O29 OUT12 O30 VDD1.8_OUT[12:13] P31 OUT11 O32 OUT11 O33 VDD3_OUT[10:11] P34 OUT10 O35 OUT10 O36 VDD1.8_OUT[10:11] P37 OUT9 O38 OUT9 O39 VDD3_OUT[8:9] P40 OUT8 O41 OUT8 O42 VDD1.8_OUT[8:9] P43 OUT7 O44 OUT7 O45 VDD3_OUT[6:7] P46 OUT6 O47 OUT6 OAD9523引腳編號 引腳名稱 類型1 描述VCO的2.5 V內(nèi)部LDO調(diào)節(jié)器去耦引腳。應(yīng)將一個0.47 μF去耦電容連接在此引腳與地之間。注意：為獲得最佳性能，應(yīng)將LDO旁路電容靠近器件放置。芯片掉電引腳，低電平有效。此引腳內(nèi)置一個40 kΩ上拉電阻。參考輸入選擇。此引腳內(nèi)置一個40 kΩ下拉電阻。手動同步。此引腳可啟動手動同步，內(nèi)置一個40 kΩ上拉電阻。輸出時鐘驅(qū)動器參考的3.3 V電源。數(shù)字輸入，低電平有效。將內(nèi)部邏輯復(fù)位至默認(rèn)狀態(tài)。此引腳內(nèi)置一個40 kΩ上拉電阻。串行控制端口片選，低電平有效。此引腳內(nèi)置一個40 kΩ上拉電阻。SPI模式(SCLK)或I2C模式(SCL)的串行控制端口時鐘信號。用于串行編程的數(shù)據(jù)時鐘。SPI模式下此引腳內(nèi)置一個40 kΩ下拉電阻，I2C模式下為高阻抗。SPI模式(SDIO)或I2C模式(SDA)的串行控制端口雙向串行數(shù)據(jù)輸入/數(shù)據(jù)輸出。串行數(shù)據(jù)輸出。4線模式下使用此引腳讀取數(shù)據(jù)(3線模式下為高阻抗)。此引腳沒有內(nèi)置上拉/下拉電阻。PLL1鑒相器的測試輸入?；パa方波時鐘輸出13。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。方波時鐘輸出13。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。輸出12和輸出13時鐘驅(qū)動器的3.3 V電源?；パa方波時鐘輸出12。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。方波時鐘輸出12。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。輸出12和輸出13時鐘分頻器的1.8 V電源?；パa方波時鐘輸出11。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。方波時鐘輸出11。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。輸出10和輸出11時鐘驅(qū)動器的3.3 V電源。互補方波時鐘輸出10。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。方波時鐘輸出10。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。輸出10和輸出11時鐘分頻器的1.8 V電源?；パa方波時鐘輸出9。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。方波時鐘輸出9。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。輸出8和輸出9時鐘驅(qū)動器的3.3 V電源?；パa方波時鐘輸出8。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。方波時鐘輸出8。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。輸出8和輸出9時鐘分頻器的1.8 V電源?；パa方波時鐘輸出7。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。方波時鐘輸出7。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。輸出6和輸出7時鐘驅(qū)動器的3.3 V電源?；パa方波時鐘輸出6。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。方波時鐘輸出6。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。Rev. A | Page 14 of 5648 VDD1.8_OUT[6:7] P49 OUT5 O50 OUT5 O51 VDD3_OUT[4:5] P52 OUT4 O53 OUT4 O54 VDD1.8_OUT[4:5] P55 STATUS1/SP1 I/O56 STATUS0/SP0 I/O57 EEPROM_SEL I58 OUT3 O59 OUT3 O60 VDD3_OUT[2:3] P61 OUT2 O62 OUT2 O63 VDD1.8_OUT[0:3] P64 OUT1 O65 OUT1 O66 VDD3_OUT[0:1] P67 OUT0 O68 OUT0 O69 VDD1.8_PLL2 P70 ZD_IN I71 ZD_IN I72 PLL1_OUT OEP EP, GND GNDAD9523引腳編號 引腳名稱 類型1 描述輸出6和輸出7時鐘分頻器的1.8 V電源?；パa方波時鐘輸出5。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。方波時鐘輸出5。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。輸出4和輸出5時鐘驅(qū)動器的3.3 V電源。互補方波時鐘輸出4。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。方波時鐘輸出4。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。輸出4和輸出5時鐘分頻器的1.8 V電源。鎖定檢測和其它狀態(tài)信號(STATUS1)/I2C地址(SP1)。此引腳內(nèi)置一個40 kΩ下拉電阻。鎖定檢測和其它狀態(tài)信號(STATUS0)/I2C地址(SP0)。此引腳內(nèi)置一個40 kΩ下拉電阻。EEPROM選擇。設(shè)置此引腳為高電平，可選擇在復(fù)位和/或上電時載入內(nèi)部EEPROM中存儲的寄存器值。設(shè)置此引腳為低電平，則使AD9523在上電/復(fù)位時載入硬編碼的默認(rèn)寄存器值。此引腳內(nèi)置一個40 kΩ下拉電阻。互補方波時鐘輸出3。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。方波時鐘輸出3。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。輸出2和輸出3時鐘驅(qū)動器的3.3 V電源?；パa方波時鐘輸出2。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。方波時鐘輸出2。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。輸出0、輸出1、輸出2和輸出3時鐘分頻器的1.8 V電源。互補方波時鐘輸出1。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。方波時鐘輸出1。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。輸出0和輸出1時鐘驅(qū)動器的3.3 V電源?；パa方波時鐘輸出0。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。方波時鐘輸出0。此引腳可以配置為差分LVPECL/LVDS/HSTL輸出的一端，或者配置為單端CMOS輸出。PLL2的1.8 V電源。外部零延遲時鐘輸入。此引腳與ZD_IN一起構(gòu)成PLL參考的差分輸入。或者，也可以將此引腳設(shè)置為單端3.3 V CMOS輸入。互補外部零延遲時鐘輸入。此引腳與ZD_IN一起構(gòu)成PLL參考的差分輸入?；蛘?，也可以將此引腳設(shè)置為單端3.3 V CMOS輸入。PLL1的單端CMOS輸出。此引腳具有強和弱兩個設(shè)置(寄存器0x1BA的位4，參見表51)。底部焊盤。裸露焊盤是芯片的接地連接，必須焊接到PCB模擬地，以確保正常工作和散熱，并獲得噪聲和機械強度方面的好處。